verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

huayiliu

两个都学吧·~~
verilog比较简单~~

linhan88373

建议都学,VHDL,he

senosy

又见大水。这个自己选一个学吧，建议verilog,找工作的时候好弄点。

jianbaox

由于
        
 早在 &' 年就已推出至今已有十三年的历史因而
        

拥有广泛的设计群体成熟的资源比
       
丰富而
        
与
       
相比最大的优
点是它是一种非常容易掌握的硬件描述语言而掌握
       
设计技术就比较困难
目前版本的
        
 和
       
 在行为级抽象建模的覆盖范围方面也有所不同一
般认为
        
 在系统抽象方面比
       
 强一些
        
 较为适合算法级
+* 寄存器传输级56 逻辑级 门级
 设计而
       

更为适合特大型的系统级)* 设计
       

 
 设计流程见图
图
       
设计流程
注 总体方案是芯片级的
    $ 软件仿真用来检测程序上的逻辑错误
       ' 硬件仿真要根据需要搭成硬件电路检查逻辑和时序上的错误使用
         现场可编程门阵列速度比正常慢! 倍以上而且只能检查逻辑错误
         不能检查时序错误
$ 设计方法
7
自下而上的设计方法
自下而上的设计是一种传统的设计方法对设计进行逐次划分的过程是从存在的基本
单元出发的设计树最末枝上的单元要么是已经制造出的单元要么是其他项目已开发好
的单元或者是可外购得到的单元这种设计方法与只用硬件在模拟实验板上建立一个系统
的步骤有密切联系
优点
设计人员对于用这种方法进行设计比较熟悉
实现各个子块电路所需的时间短
缺点
一般来讲对系统的整体功能把握不足
实现整个系统的功能所需的时间长因为必须先将各个小模块完成使用这种方法
对设计人员之间相互进行协作有比较高的要求
7
自上而下6.
 的设计方法
自上而下的设计是从系统级开始把系统划分为基本单元然后再把每个基本单元划
分为下一层次的基本单元一直这样做下去直到可以直接用
 元件库中的元件来实
现为止
优点
在设计周期伊始就做好了系统分析
由于设计的主要仿真和调试过程是在高层次完成的所以能够早期发现结构设计上
总体方案设计编程软件仿真综合
硬件仿真
网表

jianbaox

我学的是Verilog语言，其实现在好多软件都同时支持这两种语言，学好一种就ok

carot

工作了基本上都是Verilog

kevinCK

看了大家的发言，决定学verilog了，呵呵

huadong104

DDDDDDDDDDDDDDDDD

woainio

Verilog在公司用的多！VHDL版本比较老了！并且Verilog比较接近C，比较灵活！要是初学就直接学Verilog吧！