verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

没事乱弹琴 · 发表于 2006-2-19 23:03:17

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我事一个新人想学一下请问哪一个以后比较有前途？

laobai · 发表于 2006-2-20 12:49:34

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该贴子是管理员从<a href=forums.cgi?forum=10>单片机开发</a>转移过来的！

wangmulin · 发表于 2006-5-20 22:06:38

verilog

ricewater · 发表于 2006-5-21 15:22:34

这个问题就好像软件开发人员的新手整天争论C++和JAVA哪个更好一样：一点意义都没有～～

clarencehk · 发表于 2006-5-21 15:51:34

VERILOG好学点。

wangmulin · 发表于 2006-5-21 19:51:53

verilog 和C语言很相近，VHDL和PASCAL语言很相近。verilog相对较灵活一些，VHDL相对要严谨一些。两种语言是相通和可以互相转换的，学好了一门，再看另一个可能只需要几天时间就够了

bobo1982 · 发表于 2006-6-18 20:43:16

用的企业不相同　
二者没有区别
不过ＶＨＤＬ语法较难吧　　
呵呵　班门弄斧了

wangwei_ime · 发表于 2006-8-3 20:10:23

工业上一般是用verilog吧。
VHDL学起来比较郁闷，过于严谨，主要是军事上和高校里用的多吧。

wasp18 · 发表于 2006-8-4 17:31:00

学会Verilog,看懂VHDL

tangerui · 发表于 2006-8-5 10:29:28

前一个吧,好像是

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