verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

james082705 · 发表于 2006-11-23 13:51:50

前者语法更严谨，稍稍难学；后者简单，仿真速度快，但语法不够严谨，更易出错。
无论学好哪一个都有用。不过，中国还是用后者的多！

chengyunhust · 发表于 2006-11-23 18:30:45

目前中国大陆80%的公司使用Verilog,并且其入门比VHDL容易,更适合中国的国情.

lau_821112 · 发表于 2006-11-28 10:13:17

一样的吧现在verilog比较流行一点而已

pptiger · 发表于 2006-11-28 11:28:17

现在公司里用verilog的要稍微多一些

zzutjutang · 发表于 2006-11-28 13:06:37

verilog 好入门一点
想写好的话很难！！！

scutwdz · 发表于 2006-11-29 15:47:41

这个问题没什么意义！！
VHDL和Verilog作为这个行业的必备技能，都要学！！
高校教学多是VHDL，外面企业多用Verilog，也有不少研究所用的是VHDL！！
建议都学吧，或者随便先学一门，另一门慢慢就会懂了！！

thesoloist · 发表于 2007-3-27 19:34:42

真是不好说...我们学校里两个都给入门，verilog深一点，vhdl是随着数电一起讲的。个人觉得verilog用的更多一点吧...就像夏宇闻书上说的那样，vhdl对应的设计层次稍微高那么一点

lily820905 · 发表于 2007-3-27 23:43:56

我们也都学verilog

110lbz · 发表于 2007-3-28 13:48:12

个人认为VHDL行为描述功能更强,而verilog底层描述较强

ron.td · 发表于 2007-3-28 14:56:30

先学vhdl再学verilog。

在欧洲多用VHDL,在美国和亚洲多用Verilog。