你是用VHDL还是用Verilog HDL？

madezju · 发表于 2014-9-10 22:16:41

Verilog 比较好上手，VHDL比较严谨

kentliu · 发表于 2014-9-16 09:39:08

VHDL写着太累，verilog跟C一样，作的检查少，有时候写错了，编译也能通过

tunable_ads · 发表于 2014-9-16 13:12:55

verilog HDL多一些。

208ys · 发表于 2014-9-16 15:15:04

其实用哪种语言都是一样的，学校一般教学都是VHDL，自己做实验用Verilog，但是还是建议不要丢VHDL，因为进公司都是VHDL

wgej1987 · 发表于 2014-9-16 18:08:34

Verilog好点，跟C接近

wgej1987 · 发表于 2014-9-16 18:09:22

第一次听说公司都用VHDL。。。少年说反了把

foxfoxes · 发表于 2014-9-16 21:01:17

verilog~~~

ppsz77 · 发表于 2014-9-18 14:30:43

同学里感觉verilog用的人比vhdl多

beyond某人 · 发表于 2014-9-23 18:06:17

回复 2# benny46

那你怎么拿VHDL做后仿呢？

cqf6107848 · 发表于 2014-9-24 08:39:34

回复 1# buley

其实都用的

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