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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2014-4-7 19:08:08 | 显示全部楼层
verilog
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发表于 2014-4-8 14:51:04 | 显示全部楼层
这还用问 必须是Verilog呀
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发表于 2014-4-10 17:21:57 | 显示全部楼层
verilog
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发表于 2014-4-11 00:12:26 | 显示全部楼层
System Verilog说不定以后也会成为设计的主流呢
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发表于 2014-4-12 15:49:54 | 显示全部楼层
Verilog HDL 好用一点,以后还可以学习SystemC ,OpenCL,这样子会更不错的。
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发表于 2014-4-14 22:18:32 | 显示全部楼层
主要使用Verilog HDL!
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发表于 2014-5-21 22:05:21 | 显示全部楼层
Verilog用得好点,VHDL不太会,唉
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发表于 2014-6-3 05:24:39 | 显示全部楼层
verilog HDL
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发表于 2014-6-3 17:02:13 | 显示全部楼层
目前用的是VHDL,至于哪个好上手,得看首先接触的哪个,个人感觉用熟了都一样
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发表于 2014-6-5 13:06:19 | 显示全部楼层
中国的公司都在用verilog,话说这种帖子是灌水的么?
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