你是用VHDL还是用Verilog HDL？

compasstech · 发表于 2014-3-25 01:10:32

这个，主要是由可编程器件开发工具决定的。
早期用AHDL设计CPLD，后来开发FPGA就逐渐改成Verilog了

okrongrong · 发表于 2014-3-29 10:18:20

VHDL还是好点吧

unbox · 发表于 2014-4-3 22:56:04

VHDL语法严谨。
不过目前好像verilog比较多。

轩爸 · 发表于 2014-4-4 22:56:41

单位上百人，绝大多数使用VHDL

这可能与工作环境以及学校里学的课程关系较大

yanda007 · 发表于 2014-4-6 22:45:18

现在普遍是用verilog的多了

MapleKing1990 · 发表于 2014-4-7 19:08:08

verilog

xiaozi403 · 发表于 2014-4-8 14:51:04

这还用问必须是Verilog呀

fkrhenryolanga · 发表于 2014-4-10 17:21:57

verilog

gellmann · 发表于 2014-4-11 00:12:26

System Verilog说不定以后也会成为设计的主流呢

MSES · 发表于 2014-4-12 15:49:54

Verilog HDL 好用一点，以后还可以学习SystemC ，OpenCL，这样子会更不错的。

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