你是用VHDL还是用Verilog HDL？

15829023536 · 发表于 2014-6-12 21:59:16

为啥我感觉vhdl好一点，总觉得verilog 不够严谨啊，写着很让人担心啊。

lsjxyp · 发表于 2014-6-13 22:25:32

我已经用了7年多verilog语言实现逻辑设计

sv39933993 · 发表于 2014-6-13 22:26:25

verilog比較單存哈

pala2008 · 发表于 2014-6-14 07:59:14

这个还是看个人习惯，各有各的好处

murphy522 · 发表于 2014-6-16 23:47:29

IEEE std 1076-2008 Standard VHDL Language Reference Manual
IEEE std 1364-2005 Standard Verilog Language Reference Manual

看更新的日期。 VHDL(2008)

yucaoxilin · 发表于 2014-6-26 19:47:40

还是好多人用verilog啊……我觉得VHDL挺好的，严谨啊！

xdh1009 · 发表于 2014-6-27 13:43:44

看来还是 verilog 多啊@@@@@@@

ql_smbj · 发表于 2014-6-27 21:03:51

现在习惯verilog咯

Rokeen · 发表于 2014-6-27 23:59:07

觉得verilog的空间更大

guodaqn · 发表于 2014-6-30 19:18:36

俺用的Verilog hdl

[统计] 你是用VHDL还是用Verilog HDL？