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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2014-3-11 09:52:39 | 显示全部楼层
一直用VHDL,但现在用verilog的好像更多
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发表于 2014-3-12 14:28:20 | 显示全部楼层
关键是要精通一种
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发表于 2014-3-13 08:34:37 | 显示全部楼层
用的VHDL,喜欢它的严谨性。但是绝大部分人使用的是verilog,略担心。以后可能会往verilog上转。
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发表于 2014-3-13 15:46:43 | 显示全部楼层
verilog,容易上手
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发表于 2014-3-13 21:02:48 | 显示全部楼层
Verilog 验证用 SystemVerilog
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发表于 2014-3-15 23:05:32 | 显示全部楼层
Verilog与VHDL都会,最后讲FPGA的资料中多用Verilog,后来就用Verilog了
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发表于 2014-3-16 09:45:43 | 显示全部楼层
VHDL ha
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发表于 2014-3-18 20:54:53 | 显示全部楼层
过去一直用VHDL,不过用verilog做个几个项目后,就放弃VHDL了
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发表于 2014-3-20 00:49:34 | 显示全部楼层
Verilog比較直觀,like c language
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发表于 2014-3-20 08:55:54 | 显示全部楼层
个人更喜欢vhdl
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