你是用VHDL还是用Verilog HDL？

回忆那美 · 发表于 2014-8-17 16:23:31

用的VHDL语言

piazzi · 发表于 2014-8-26 10:31:39

两个语言都不怎么会

s099064146 · 发表于 2014-8-29 11:56:46

Verilog是學校教的，作專題自然使用verilog........

nachtmusik · 发表于 2014-8-29 16:28:55

Verilog比较像C啦，入门快，但是好多微电子的学校都是主要教VHDL的

FPGA工程者 · 发表于 2014-8-29 18:54:45

Verilog是普通入门的首选，VHDL台湾和外国用的比较多，但其实都差不多

madezju · 发表于 2014-9-10 22:16:41

Verilog 比较好上手，VHDL比较严谨

kentliu · 发表于 2014-9-16 09:39:08

VHDL写着太累，verilog跟C一样，作的检查少，有时候写错了，编译也能通过

tunable_ads · 发表于 2014-9-16 13:12:55

verilog HDL多一些。

208ys · 发表于 2014-9-16 15:15:04

其实用哪种语言都是一样的，学校一般教学都是VHDL，自己做实验用Verilog，但是还是建议不要丢VHDL，因为进公司都是VHDL

wgej1987 · 发表于 2014-9-16 18:08:34

Verilog好点，跟C接近

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