你是用VHDL还是用Verilog HDL？

liangyi790328_8 · 发表于 2014-8-6 16:15:42

verilog

suntreekim · 发表于 2014-8-13 03:12:20

好像很多都用verilog吧

clkgtr · 发表于 2014-8-15 10:44:35

Verilog
简单易懂

yb340617158 · 发表于 2014-8-15 21:41:03

verilog HDL，这个比较容易上手！

zhanghi · 发表于 2014-8-16 16:32:01

做设计，两种语言均可；
但对于验证而言，个人觉得Verilog好使。

回忆那美 · 发表于 2014-8-17 16:23:31

用的VHDL语言

piazzi · 发表于 2014-8-26 10:31:39

两个语言都不怎么会

s099064146 · 发表于 2014-8-29 11:56:46

Verilog是學校教的，作專題自然使用verilog........

nachtmusik · 发表于 2014-8-29 16:28:55

Verilog比较像C啦，入门快，但是好多微电子的学校都是主要教VHDL的

FPGA工程者 · 发表于 2014-8-29 18:54:45

Verilog是普通入门的首选，VHDL台湾和外国用的比较多，但其实都差不多

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