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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2014-7-29 11:30:16 | 显示全部楼层

喜欢Verilog

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发表于 2014-7-29 13:02:30 | 显示全部楼层

Verilog HDL

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发表于 2014-8-1 10:19:06 | 显示全部楼层

当然verilog 啦啦啦啦啦

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发表于 2014-8-4 20:36:48 | 显示全部楼层

verilog, so good

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发表于 2014-8-4 20:46:24 | 显示全部楼层

还是Verilog多啊

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liangyi790328_8

发表于 2014-8-6 16:15:42 | 显示全部楼层

verilog

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发表于 2014-8-13 03:12:20 | 显示全部楼层

好像很多都用verilog吧

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发表于 2014-8-15 10:44:35 | 显示全部楼层

Verilog
简单易懂

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发表于 2014-8-15 21:41:03 | 显示全部楼层

verilog HDL，这个比较容易上手！

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发表于 2014-8-16 16:32:01 | 显示全部楼层

做设计，两种语言均可；
但对于验证而言，个人觉得Verilog好使。

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