你是用VHDL还是用Verilog HDL？

kubilago · 发表于 2013-2-4 14:10:17

雖然以前在學校用VHDL, 但工作久了還是習慣Verilog

lzhjxn · 发表于 2013-2-16 11:44:47

回复 1# buley

VHDL国内现在主要是大学在用了吧

ab227227 · 发表于 2013-2-17 14:39:24

verilog

加油99 · 发表于 2013-2-18 11:28:58

据说，Xilinx 最新的开发工具 Vivado 不支持 VHDL 时序仿真。仅为 Verilog 的时序仿真提供支持。

mmdmmd2 · 发表于 2013-2-24 11:15:39

都用过，还是verilog好一点

xiaoxiaofeifan · 发表于 2013-3-7 00:22:53

还是用verilog方便。VHDL太麻烦。

zxlmaitian · 发表于 2013-3-12 23:04:51

VERILOG

hzback · 发表于 2013-3-17 17:30:39

每家公司用的都不一样啊

lkinga · 发表于 2013-3-19 19:56:51

verilog 两三天就能学会，能写出好的设计就是好猫

yi_jian_long · 发表于 2013-3-19 22:33:13

用
VERILOG

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