你是用VHDL还是用Verilog HDL？

xiaoxiaofeifan

还是用verilog方便。VHDL太麻烦。

zxlmaitian

VERILOG

hzback

每家公司用的都不一样啊

lkinga

verilog  两三天就能学会，能写出好的设计就是好猫

yi_jian_long

用
VERILOG

wlgxilinx

但现在流行VERLOG了。

罗高樵

菜鸟觉得verilog好写点

kkkkmcgrady

都在用，仿真时感觉verilog写testbench比较方便。VHDL是强类型语言，要真正掌握和熟练使用还是要花精力的。

murphy522

不管是 VHDL 或者 Verilog 或者 标准C 或者直接画原理图 都可以进行硬件设计。

讨论这个显得没有意义。个人侧重点不同，可以将另外的语言模块例化调用。

现在的工具已经都支持了。 已经无所谓了。 都过。。。

networkqiu

verilog果然人多