你是用VHDL还是用Verilog HDL？

xiaoxiaofeifan · 发表于 2013-3-7 00:22:53

还是用verilog方便。VHDL太麻烦。

zxlmaitian · 发表于 2013-3-12 23:04:51

VERILOG

hzback · 发表于 2013-3-17 17:30:39

每家公司用的都不一样啊

lkinga · 发表于 2013-3-19 19:56:51

verilog 两三天就能学会，能写出好的设计就是好猫

yi_jian_long · 发表于 2013-3-19 22:33:13

用
VERILOG

wlgxilinx · 发表于 2013-3-21 22:08:21

但现在流行VERLOG了。

罗高樵 · 发表于 2013-3-22 19:36:40

菜鸟觉得verilog好写点

kkkkmcgrady · 发表于 2013-3-23 00:48:49

都在用，仿真时感觉verilog写testbench比较方便。VHDL是强类型语言，要真正掌握和熟练使用还是要花精力的。

murphy522 · 发表于 2013-3-25 22:32:39

不管是 VHDL 或者 Verilog 或者标准C 或者直接画原理图都可以进行硬件设计。

讨论这个显得没有意义。个人侧重点不同，可以将另外的语言模块例化调用。

现在的工具已经都支持了。已经无所谓了。都过。。。

networkqiu · 发表于 2013-3-30 11:10:19

verilog果然人多

[统计] 你是用VHDL还是用Verilog HDL？