你是用VHDL还是用Verilog HDL？

chenhongyi123 · 发表于 2012-12-29 20:45:57

还是VERILOG好用的。

liusong106 · 发表于 2012-12-30 20:51:22

用verilog

camdw · 发表于 2013-1-2 07:04:24

verilog啊！必须的！

ericfh · 发表于 2013-1-4 10:37:26

只用verilog

zhenli888 · 发表于 2013-1-7 14:27:53

Verilog流行点、、、

llt_miaomiao · 发表于 2013-1-7 19:58:48

以前基本用VHDL，目前正在血verilog！个人还是比较喜欢VHDL

zhaojh948 · 发表于 2013-1-7 21:07:35

VERILOG 看着容易点

plaserjet · 发表于 2013-1-8 09:40:29

各有所长吧，不过还是习惯用v，语法自由，设计灵活

boltice · 发表于 2013-1-8 10:46:10

两种都用学，不过要精通一种，另外一种能看懂就行

tx00044011 · 发表于 2013-1-16 22:09:07

用Verilog的比较多

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