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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2012-12-20 08:55:49 | 显示全部楼层
Verilog HDL
发表于 2012-12-20 10:31:07 | 显示全部楼层
个人赞成verilog, 但是为了与别人的接口,不得不用vhdl。verilog像c++,语法好理解、记忆。
发表于 2012-12-28 10:43:16 | 显示全部楼层
这样说的话,估计还是得换成用verilog了。
发表于 2012-12-28 12:09:48 | 显示全部楼层
看来verilog占据统治地位啊
发表于 2012-12-28 18:02:37 | 显示全部楼层
都用过,但主要还是用verilog
发表于 2012-12-29 20:45:57 | 显示全部楼层
还是VERILOG好用的。
发表于 2012-12-30 20:51:22 | 显示全部楼层
用verilog
发表于 2013-1-2 07:04:24 | 显示全部楼层
verilog啊!必须的!
发表于 2013-1-4 10:37:26 | 显示全部楼层
只用verilog
发表于 2013-1-7 14:27:53 | 显示全部楼层
Verilog流行点、、、
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