你是用VHDL还是用Verilog HDL？

hbl · 发表于 2012-9-20 21:51:10

在学VHDL。。。

南盗 · 发表于 2012-9-24 20:05:27

果断verilog

dandan58 · 发表于 2012-9-25 14:10:09

verilog 用起来简单些

汉柏桥微电子 · 发表于 2012-9-26 17:03:54

Verilog更通俗易懂些。

小鸟探戈 · 发表于 2012-9-28 10:37:52

一直用的verilog

bloodtea · 发表于 2012-9-28 15:25:11

是从VHDL入门的，后来长期使用verilog HDL。
工作中有时候会用到 VHDL

vvvhim · 发表于 2012-10-1 21:35:39

学校里教的是vhdl，不过自学了verilog，感觉verilog上手比较快，可能是有vhdl基础的原因吧

elfitarja · 发表于 2012-10-4 11:24:31

纠结于哪种语言有用么？说实话两种语言都差不多具体还得看你对具体电路设计方法的掌握语言只是一个实现方式

carloslos · 发表于 2012-10-4 16:45:45

还是喜欢用VHDL

liangyi790328_8 · 发表于 2012-10-5 14:49:39

我一直都是在用VERILOG

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