你是用VHDL还是用Verilog HDL？

jinwei91

更多的用verilog，但是不得不说VHDL在功能的可读性上比verilog好，但是学起来上手较慢。

hua良

verilog~

atsky0328

verilog ,没用过VHDL，公司里面用的verilog，

tiangua

verilog,

vhdl很多年没有变化了，现在逻辑的开发方法跟那个时代变化了不少。感觉vhdl有点跟不上了。
vhdl在仿真方面：
1.跟软件编程语言的接口基本没有，大多数仿真软件会提供跟verilog对应的
  接口PLI或者DPI。
2.没有类型抽象，对应的verilog进化到了systemverilog，并且提出了avm、vmm、ovm、uvm等
  等方法论。现在verilog的标准从ieee1364-1996-->ieee1364-2001--->ieee1364-2005--->ieee1800-2009。期间对verilog做了很大的改进。
所以vhdl在仿真方面远远落后于verilog。


在开发方面，没有什么差别。同样vhdl好久没有什么发展了。verilog的改进还是不小的。
至于语法严谨之类的说法是完全不成立的。不管哪种语言，不严谨的代码都是致命的。

另外很多人说会c语言，学verilog很简单。这个对于新手来说完全是误导。软件开发和逻辑开发完全
是两个思路。如果用软件的思维去写逻辑代码，写出来的代码必然有问题。

vhdl的系统性比较好？一点没有感觉到，有没有大拿来解释一下。

所以个人感觉还是verilog要好一点。

haitaox

vhdl语法比较严谨，verilog很松撒

wayne_nb

verilog HDL

zgj07

感觉Verilog要方便许多呀

lryaiybh

verilog!

encorelemon123

verilog

xaaa001

回复 1# buley


    现在还有人用VHDL吗？

Verilog才是主流