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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2012-5-24 11:01:22 | 显示全部楼层
回复 1# buley


   verilog
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发表于 2012-5-28 09:29:05 | 显示全部楼层
回复 2# benny46

都差不多吧
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头像被屏蔽
发表于 2012-5-28 19:31:50 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
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发表于 2012-5-28 23:01:07 | 显示全部楼层
直接verilog
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发表于 2012-5-29 14:29:27 | 显示全部楼层
个人感觉VHDL要显得专业些。
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发表于 2012-6-3 04:58:57 | 显示全部楼层
比較喜歡使用verilog
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发表于 2012-6-3 13:03:04 | 显示全部楼层
verilog
只在学校用过VHDL
工作后全是verilog
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发表于 2012-6-11 20:28:07 | 显示全部楼层
一开始用的是VHDL,现在慢慢改Verilog了
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发表于 2012-6-11 23:29:26 | 显示全部楼层
verilog
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发表于 2012-6-15 12:42:49 | 显示全部楼层
verilog HDL 和VHDL都用过,用verilog HDL 的多.
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