你是用VHDL还是用Verilog HDL？

wefedf · 发表于 2012-5-29 14:29:27

个人感觉VHDL要显得专业些。

yuuzi0302 · 发表于 2012-6-3 04:58:57

比較喜歡使用verilog

leej · 发表于 2012-6-3 13:03:04

verilog
只在学校用过VHDL
工作后全是verilog

yangdesh · 发表于 2012-6-11 20:28:07

一开始用的是VHDL，现在慢慢改Verilog了

jacobi117 · 发表于 2012-6-11 23:29:26

verilog

yyllu · 发表于 2012-6-15 12:42:49

verilog HDL 和VHDL都用过，用verilog HDL 的多.

maucan · 发表于 2012-6-19 19:48:12

VERILOG

yuyouyong-email · 发表于 2012-6-27 15:55:14

用Verilog多一些，VHDL用的较少

billy_hr · 发表于 2012-6-28 11:07:38

都说verilog好上手，真不这样觉得。
所谓好上手只是好描述算法而已，真正要做出高性能的芯片还是要知道每段程序会综合成什么样子，那样verilog松散的结构真不好用。

carloslos · 发表于 2012-6-28 17:47:02

喜欢用VHDL

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