你是用VHDL还是用Verilog HDL？

飞扬紫百合 · 发表于 2012-6-29 13:00:00

根据喜好啊！两者大部分的平台都支持

wjb158 · 发表于 2012-7-4 23:53:51

先学的是verilog，并且和C语言有点像，所以就一直用了。

chenrvmldd · 发表于 2012-7-5 09:41:42

刚开始入门verilog

jianjiandee · 发表于 2012-7-26 13:27:26

VHDL，学的时候就是这个

likefying · 发表于 2012-7-27 08:33:31

最初在学校接触的是verilog。感觉altera的东西还有verilog推得比较开

现在在这边实验室VHDL用的比较多。

jefby · 发表于 2012-7-27 13:29:31

各人觉得VHDL比较繁琐，而Verilog非常灵活，而且与C语言类似，理解起来也容易些。

king_123 · 发表于 2012-7-27 17:59:28

verilog is good for beginners

陶志妖妖 · 发表于 2012-7-27 21:10:29

verilog

anonymous_es · 发表于 2012-7-28 22:50:57

好多开源release出来的都是vhdl的~~

bablit · 发表于 2012-7-31 01:26:19

据说湾区主流Verilog.东海岸用VHDL比较多

[统计] 你是用VHDL还是用Verilog HDL？