你是用VHDL还是用Verilog HDL？

zhongjee · 发表于 2012-10-12 10:13:40

个人觉得Verilog要主流一些

housong · 发表于 2012-10-12 15:40:06

开始工作后就接触的VERILOG，语法简单，容易上手，挺方便的，虽说没有VHDL的语法严谨，使用久了，根据积累的经验，也能写出不错的代码；
相比之下，VHDL的语法比较严谨一些，不容易上手。

weigaozu · 发表于 2012-10-14 17:23:14

回复 1# buley

习惯VHDL了，呵呵

574920045 · 发表于 2012-10-18 17:41:52

不知道以后主流是哪个！！！！

kskfrank · 发表于 2012-10-19 16:49:40

本来是一直想学VHDL的，但是总是忙过去忘了。

andtrue · 发表于 2012-10-24 21:55:25

都会一点又都只是那一点点

jamesxie · 发表于 2012-10-24 23:06:28

只会用Verilog

whalecat · 发表于 2012-10-26 16:15:24

先学的是VHDL，现在用的是verilog。

lansewanmei521 · 发表于 2012-10-26 17:28:45

个人觉得用verilog比较好

yalei037 · 发表于 2012-10-30 20:05:21

数字面更广些

[统计] 你是用VHDL还是用Verilog HDL？