你是用VHDL还是用Verilog HDL？

liangqishi · 发表于 2012-11-7 17:32:28

语言只是个工具使用不困难

qiudanyi1 · 发表于 2012-11-14 09:10:59

还是用verilog的比较多啊

youguhantan · 发表于 2012-11-14 14:23:58

之前用verilog 现在用VHDL。个人感觉verilog比较灵活，而VHDL太过严谨！个人觉得以后的趋势应该是verilog。因为verilog还在不断发展比如systemverilog，而VHDL貌似有些停滞不前了。最近才拿来的altera 的一个demo就是用verilog和systemverilog编写的。却没有VHDL版本

y23angchen · 发表于 2012-11-26 16:10:45

感觉 verilog号

apyamy · 发表于 2012-11-28 20:47:32

verilog 歷史悠久

wuqiuyu · 发表于 2012-12-1 10:59:42

本来用的Verilog，现在项目改用VHDL了

rcdevice · 发表于 2012-12-2 15:19:15

欧洲国家用VHDL比较多

rooti · 发表于 2012-12-15 00:27:49

什么区别？不是一样的吗？

zgje40 · 发表于 2012-12-16 15:03:12

Verilog比较容易上手

robtu328 · 发表于 2012-12-20 00:33:54

Verilog用的很習慣了，加上SYSTEM VERILOG，VERILOG應該無敵了

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