你是用VHDL还是用Verilog HDL？

39123811 · 发表于 2013-5-10 18:53:44

其实一直不明白有了VHDL为什么还要有verilog。 verilog在数组类型定义上远不如VHDL严格，很多时候debug很费神。

vex_005 · 发表于 2013-5-15 16:16:30

當然兩樣都要用囉.

tinoo_dong · 发表于 2013-6-2 16:58:54

还是verilog好用啊！

2ki · 发表于 2013-6-2 23:03:22

在用verilog，据说VHDL很好，具体咋样没体会过不好说。

guofu2010 · 发表于 2013-6-4 13:50:19

工作中接触的大多是Verilog,但少数IP是VHDL写的，也要看得懂

hiloco · 发表于 2013-6-11 11:07:44

verilog轻松太多了

ybbrdfxk0922 · 发表于 2013-6-12 15:16:03

在学校学VHDL，但是自己学的时候用的Verilog

哇哈 · 发表于 2013-6-23 20:29:53

当然是vhdl啊，感觉还是vhdl好！顶一个！

inwise · 发表于 2013-6-28 21:19:13

必须verilogHDL

hiloco · 发表于 2013-6-29 09:33:27

有个问题，航天方面的应用需要VHDL

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