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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

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fycjiewoo
发表于 2013-6-29 11:47:31 | 显示全部楼层
verilog
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wangfjy
发表于 2013-7-13 23:07:40 | 显示全部楼层
回复 2# benny46


    verilog
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xiaomin85
发表于 2013-7-15 10:48:37 | 显示全部楼层
Verilog.....
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liuyx357
发表于 2013-7-18 15:00:54 | 显示全部楼层
公司规定是VHDL，，，
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qzhong
发表于 2013-7-31 09:40:16 | 显示全部楼层
verilog
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phoenix6388
发表于 2013-7-31 15:07:24 | 显示全部楼层
verilog看着舒服点
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child_z
发表于 2013-8-4 12:20:41 | 显示全部楼层
verilog语法自然
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ly1206
发表于 2013-8-6 12:06:41 | 显示全部楼层
当然verilog
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gefsmile
发表于 2013-8-8 16:48:20 | 显示全部楼层
用verilog
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wojiuai1123
发表于 2013-8-10 23:54:47 | 显示全部楼层
以前本科学的是VHDL 学得不怎么样 现在用的是VERILOG
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