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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 你是用VHDL还是用Verilog HDL？

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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2013-6-29 11:47:31 | 显示全部楼层

verilog

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发表于 2013-7-13 23:07:40 | 显示全部楼层

回复 2# benny46

verilog

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发表于 2013-7-15 10:48:37 | 显示全部楼层

Verilog.....

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发表于 2013-7-18 15:00:54 | 显示全部楼层

公司规定是VHDL，，，

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发表于 2013-7-31 09:40:16 | 显示全部楼层

verilog

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发表于 2013-7-31 15:07:24 | 显示全部楼层

verilog看着舒服点

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发表于 2013-8-4 12:20:41 | 显示全部楼层

verilog语法自然

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发表于 2013-8-6 12:06:41 | 显示全部楼层

当然verilog

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发表于 2013-8-8 16:48:20 | 显示全部楼层

用verilog

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发表于 2013-8-10 23:54:47 | 显示全部楼层

以前本科学的是VHDL 学得不怎么样现在用的是VERILOG

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