你是用VHDL还是用Verilog HDL？

lwt231 · 发表于 2013-8-11 18:29:21

以前用的是VHDL，后来又学了Verilog，现在主要使用Verilog。

njtuqinxk · 发表于 2013-8-14 16:25:54

verilog

nicefun · 发表于 2013-8-15 21:40:05

5年Verilog + 1年VHDL，不过个人觉得RTL代码用VHDL写挺舒服，不过验证的时候还是习惯Verilog或者SV

erander1985 · 发表于 2013-8-16 10:09:12

顶verilog

kenaj · 发表于 2013-8-16 16:40:18

VHDL較為嚴謹,可以避免許多coding style上的錯誤

frinos · 发表于 2013-8-18 18:08:53

都会用，主要看项目要求

fan11062003 · 发表于 2013-8-19 09:00:30

verilog

lskybs · 发表于 2013-8-19 19:22:51

还不是很了解，先看看

Holtek12 · 发表于 2013-8-20 06:50:45

用 Verilog.

vivzzm131 · 发表于 2013-8-21 15:26:45

verilog好上手

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