你是用VHDL还是用Verilog HDL？

phoenix6388 · 发表于 2013-7-31 15:07:24

verilog看着舒服点

child_z · 发表于 2013-8-4 12:20:41

verilog语法自然

ly1206 · 发表于 2013-8-6 12:06:41

当然verilog

gefsmile · 发表于 2013-8-8 16:48:20

用verilog

wojiuai1123 · 发表于 2013-8-10 23:54:47

以前本科学的是VHDL 学得不怎么样现在用的是VERILOG

lwt231 · 发表于 2013-8-11 18:29:21

以前用的是VHDL，后来又学了Verilog，现在主要使用Verilog。

njtuqinxk · 发表于 2013-8-14 16:25:54

verilog

nicefun · 发表于 2013-8-15 21:40:05

5年Verilog + 1年VHDL，不过个人觉得RTL代码用VHDL写挺舒服，不过验证的时候还是习惯Verilog或者SV

erander1985 · 发表于 2013-8-16 10:09:12

顶verilog

kenaj · 发表于 2013-8-16 16:40:18

VHDL較為嚴謹,可以避免許多coding style上的錯誤

账号		自动登录	找回密码
密码			注册

[统计] 你是用VHDL还是用Verilog HDL？