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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2013-8-18 18:08:53 | 显示全部楼层

都会用，主要看项目要求

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发表于 2013-8-19 09:00:30 | 显示全部楼层

verilog

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发表于 2013-8-19 19:22:51 | 显示全部楼层

还不是很了解，先看看

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发表于 2013-8-20 06:50:45 | 显示全部楼层

用 Verilog.

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发表于 2013-8-21 15:26:45 | 显示全部楼层

verilog好上手

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发表于 2013-8-21 15:34:07 | 显示全部楼层

verilog 和VHDL。。

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发表于 2013-8-29 15:30:40 | 显示全部楼层

当时学的verilog，现在习惯了

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发表于 2013-8-29 22:03:40 | 显示全部楼层

都用过，现在主要用verilog

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发表于 2013-8-30 10:54:46 | 显示全部楼层

都用verilog，结果现在要用vhdl的路过，痛苦啊。

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发表于 2013-8-30 15:06:19 | 显示全部楼层

VERILOG

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