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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 开源CPU设计（Risc-v,OpenMips等） › CPU设计杂谈 › 可综合的Verilog RISC CPU设计
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楼主: raneewu

可综合的Verilog RISC CPU设计

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prolity
发表于 2010-9-17 00:47:02 | 显示全部楼层
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burtt
发表于 2010-10-4 18:52:20 | 显示全部楼层
thank you very much
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fzh2712
发表于 2010-12-6 14:44:32 | 显示全部楼层
谢楼主
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zh123456789
发表于 2010-12-14 19:27:47 | 显示全部楼层
谢谢啊
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ningwei8027
发表于 2010-12-14 20:59:27 | 显示全部楼层
dddddddddddddddddd
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xlteam21
发表于 2010-12-15 09:43:51 | 显示全部楼层
very good
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apptone
发表于 2010-12-16 14:31:47 | 显示全部楼层
very good
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liukai14052
发表于 2010-12-16 16:47:37 | 显示全部楼层
回复 1# raneewu
看看~~~~~~~~~~~~
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linxiawuren
发表于 2010-12-18 20:31:03 | 显示全部楼层
好东西啊  谢谢啦
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clslhy
发表于 2010-12-19 19:17:37 | 显示全部楼层
感謝分享
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