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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 如何写好状态机（verilog）
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楼主: zhouskill

[转贴] 如何写好状态机（verilog）

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flyinghairs
发表于 2010-1-22 23:37:55 | 显示全部楼层
好贴。
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midfield
发表于 2010-2-11 11:22:03 | 显示全部楼层
good very
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aroma_xf
发表于 2010-6-18 12:01:36 | 显示全部楼层
可惜呀，下不了。
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jimmylaw
发表于 2010-6-18 17:11:22 | 显示全部楼层
顶楼主
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bossyubiao
发表于 2010-6-20 23:02:45 | 显示全部楼层
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zhangmyc
发表于 2010-6-20 23:08:01 | 显示全部楼层
顶顶顶！！！
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heromy
发表于 2010-7-9 17:14:25 | 显示全部楼层
very good!!!!!!!!
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haikuo
发表于 2010-7-15 10:01:28 | 显示全部楼层
good papers
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hsepeng
发表于 2010-7-15 10:13:52 | 显示全部楼层
FSM logic design foundation
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nupt
发表于 2010-7-15 12:32:42 | 显示全部楼层
好人就是多啊
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