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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 如何写好状态机（verilog）
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楼主: zhouskill

[转贴] 如何写好状态机（verilog）

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cardchen
发表于 2009-10-30 01:30:39 | 显示全部楼层
很好 简单易懂
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ylliang67
发表于 2009-10-30 07:15:32 | 显示全部楼层
thanks,
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twell
发表于 2009-10-30 13:54:04 | 显示全部楼层
谢谢~~~~
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zhouskill
 楼主| 发表于 2009-11-2 09:11:46 | 显示全部楼层
这本书写的确实不错的，解释的很详细，有例子，如果你是verilog初学者，这本书对你意义重大！！
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guilin123
发表于 2009-11-3 18:55:21 | 显示全部楼层
very good!!!!!!!!
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lixqing
发表于 2009-11-6 03:46:29 | 显示全部楼层
不错! Thanks.
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lixqing
发表于 2009-11-6 04:52:38 | 显示全部楼层
不错! Thanks.
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xeewaii
发表于 2009-11-10 13:03:00 | 显示全部楼层
dingge ..........
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qinshou211
发表于 2009-11-10 13:11:48 | 显示全部楼层
顶一个
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layow
发表于 2009-11-10 16:51:58 | 显示全部楼层
I was just pissed off by FSM when suddenly I found this link!

Many thanks!
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