如何写好状态机（verilog）

wang09123 · 发表于 2011-1-25 20:22:36

收藏了。

wuchenghe · 发表于 2011-1-25 21:41:23

xiexiexiexie

oppo_11 · 发表于 2011-4-17 09:42:37

xiexie

tomlxy · 发表于 2011-4-20 22:01:13

非常感谢~~

dartabe · 发表于 2011-5-2 23:55:05

看看罗呵呵

dengzi20982 · 发表于 2011-5-4 20:56:12

dddddddddddddddddddddddddddddddddddddd

roger_155 · 发表于 2011-8-16 20:44:07

01.module div3

02.( input clk,

03.input rst_n,

04.input [7:0] data,

05.output reg flag

06.);

07.

08.reg [3:0] sum;

09.

10.integer i;

11.

12.always @ *

13.begin

14.sum = 0;

15.for (i=0;i<8;i=i+1)

16.begin

17.if (i==0 || i==2 || i==4 || i==6 )

18.sum = (data[i]) ? sum + 1 : sum;

19.else

20.sum = (data[i]) ? sum + 2 : sum;

21.end

22.end

23.

24.always @ (posedge clk, negedge rst_n)

25.begin

26.if (!rst_n)

27.flag <= 1'b0;

28.else if (sum ==0 || sum ==3 || sum==6 || sum==9 || sum==12)

29.flag <= 1'b1;

30.else

31.flag <= 1'b0;

32.end

33.

34.endmodule;

小小子 · 发表于 2011-8-18 10:08:03

谢谢楼主~

sarah.china · 发表于 2011-11-22 17:58:04

谢谢你，嘿嘿

farewellxy · 发表于 2011-11-22 19:14:31

谢谢楼主！

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