如何写好状态机（verilog）

tonghui10 · 发表于 2011-11-22 20:02:06

have a study

rodgerrodger · 发表于 2011-11-22 21:01:55

值得看看

penguin0123 · 发表于 2012-3-7 21:22:41

不错，顶一个！

sky9566701 · 发表于 2012-3-7 23:04:01

very good 頂一下!!!!

shinews1028 · 发表于 2012-3-7 23:37:10

学习了！

benny46 · 发表于 2012-5-7 16:44:32

楼主分享的资料不错，我潜心学习了一下，受益匪浅。但是关于三段式状态机部分的那个图，我觉得存在两个问题。第一个问题是，输出只有下一状态决定，这样会增加设计需求的状态。第二个问题是，下一状态是由当前状态和输入的逻辑输出，你的输出又关联到下一状态，这样输出的逻辑延迟就包含了两部分了，你可以当前状态和输入一起决定下一状态的，这样就减少输出的延迟，提高状态机的速度。

非任性 · 发表于 2012-5-31 11:53:34

mark下

a670544646 · 发表于 2012-5-31 16:12:44

感谢分享

cwpeng · 发表于 2012-6-12 11:54:33

正好想學習這方面的知識，謝謝大大的分享。

superlazer · 发表于 2012-6-12 13:57:01

强烈支持楼住

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