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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 30143|排名: 17 

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悬赏 [求助] axi窄带读 - [已解决] attach_img  ...2 勇敢的小牛 2021-10-1 164052 kaibaseto94 2021-10-6 10:30
悬赏 [求助] 这个差分对实验中很多符号看不懂，求助 - [已解决] attach_img 终泽 2021-9-10 31787 geo24 2021-9-10 15:07
悬赏 [求助] .. 新人帖 - [已解决] okoduuu 2021-9-3 12163 innovation 2021-9-3 21:09
悬赏 [求助] SGDC 约束应该怎么写呀 - [已解决]  ...2 ty_xiumud 2021-8-20 147635 小兔子宝宝哒 2023-11-29 10:50
悬赏 [求助] 有存在一种单线可以给从机同时传输时钟以及数据的吗。从机没有时钟 - [已解决] attach_img ty_xiumud 2021-8-4 51902 liuliqiang 2021-9-1 07:59
悬赏 [求助] DC综合后的hold time违约 - [已解决] attach_img xxy199763 2021-8-3 41936 xxy199763 2021-8-6 11:20
悬赏 [求助] verilog的问题 - [已解决] z1078457781 2021-7-27 31887 黑桃ACE 2021-7-27 21:22
悬赏 [求助] db和lib中无FILL cell - [已解决] qq2007go 2021-5-19 11612 andyfan 2021-5-19 20:37
悬赏 [求助] 关于8051IP核设计遇到的问题 - [已解决] attachment  ...2 xyjandyyk 2021-5-14 164887 Outerman2000 2023-11-27 11:48
悬赏 [求助] 求助！verilog基础的一个小问题 - [已解决] JINNINE 2021-4-16 62068 anpengfei 2021-4-17 12:09
悬赏 [求助] 关于uart接收模块的 奇偶校验的问题 - [已解决] weizqsocool 2021-4-8 42303 bloodtea 2021-4-9 22:23
悬赏 [求助] 关于带CLK复位的veriloga的比较器设计 - [已解决] attach_img 鸽楼寝翁 2021-2-1 53986 鸽楼寝翁 2021-7-8 21:09
悬赏 [求助] [求助] Verilog怎么判断一个数的值落在了一个范围内 新人帖 - [已解决] 守一座空城 2021-1-10 12173 齐天大圣 2021-1-10 16:32
悬赏 [求助] 大佬们，华为CBG终端芯片业务部数字IC岗怎么样啊 - [已解决]  ...2 swsr123 2020-11-30 149300 couldnothelp 2021-1-26 14:55
悬赏 [求助] 不懂就问，请教DC中是否有办法统计晶体管数量 - [已解决] zero_zjl 2020-11-23 53648 zero_zjl 2023-9-4 10:14
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