在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2611|回复: 2

[求助] 请问一下现在的FPGA支持内部三态门接口吗

[复制链接]
发表于 2020-3-24 16:56:03 | 显示全部楼层 |阅读模式
10资产
      各位坛友,问题如题。如果有大佬有遇到过类似问题还请不吝赐教,感谢感谢!我自己做了一下实验:在Altera Arria 10的FPGA例化了一些inout端口,因为没有板子,所以在配置引脚时使用了Virtual Pin,但是综合的时候报错,说这些引脚配置不兼容,警告信息如下。
quartus综合配置inout为虚拟引脚警告.png

在Altera官网搜索inout相关信息好像没有关于FPGA是否在内部可以使用三态门的。
不过在Xilinux讨论区(原贴网址:https://forums.xilinx.com/t5/Syn ... ignment/td-p/222995)看到外网网友的一段话,大意就是FPGA内部不支持三态门,不过这个网友的回答是2012年的,不知道现在的FPGA是否有变化?回答截图如下:。
Xilinx讨论区.png

最佳答案

查看完整内容

从图上信息来看是提示你pin assignment不完整,FPGA IO是支持三态的;A/X/L/M家芯片应该内部无三态线的,如果在代码设计中存在三态,在综合阶段会报警告,最后工具综合出来的可能是选择器/与门;
发表于 2020-3-24 16:56:04 | 显示全部楼层
从图上信息来看是提示你pin assignment不完整,FPGA IO是支持三态的;A/X/L/M家芯片应该内部无三态线的,如果在代码设计中存在三态,在综合阶段会报警告,最后工具综合出来的可能是选择器/与门;
 楼主| 发表于 2020-3-28 11:54:09 | 显示全部楼层


wlmwxm 发表于 2020-3-27 21:46
从图上信息来看是提示你pin assignment不完整,FPGA IO是支持三态的;A/X/L/M家芯片应该内部无三态线的,如 ...


嗯嗯谢谢回复。因为没有上板,我的所有引脚都是设置的Virtual Pin,包括三态的inout引脚。看来时内部不支持三态引脚。之前用SDRAM的时候连接到片上真实的双向口是可行的。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-13 03:34 , Processed in 0.016544 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表