关于带CLK复位的veriloga的比较器设计

鸽楼寝翁 · 发表于 2021-2-1 18:44:10

veiloga 比较器不带CLK复位的已经实现，但带有CLK复位清零的有问题；
求大佬帮助
上升沿正常比较，下降沿清零

lengyuewusheng · 发表于 2021-2-1 18:44:11

鸽楼寝翁 · 发表于 2021-2-1 18:45:27

要veriloga的代码，
置位的地方shi'xian

鸽楼寝翁 · 发表于 2021-2-3 11:51:36

lengyuewusheng 发表于 2021-2-1 18:44

谢谢前辈

VincentLsy · 发表于 2021-7-8 19:58:06

楼主有CLK不清零而是锁存的VerilogA模型吗

鸽楼寝翁 · 发表于 2021-7-8 21:09:57

VincentLsy 发表于 2021-7-8 19:58
楼主有CLK不清零而是锁存的VerilogA模型吗

把2楼的这段删掉就可以了

[求助] 关于带CLK复位的veriloga的比较器设计