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okoduuu

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innovation

先别急着想咋个实现，先把你的输入输出需求理清楚。
1. 要解决输入输出数据吞吐率的问题？你描述的输入是位宽128bits的并行数据，那么这个数据产生的频率是多少？数据结构是块（每隔一段时间产生多少条128bits的并行数据）？还是数据流（一旦开始，直到结束，每个并行总线周期都产生一条128bits的并行数据）？
2. 串行移位输出端。12bits的串行数据？两个12bits之间是要求怎么区分的？移位时钟的要求？串行移位输出端的位宽？是并行输入端的数据从一根串行线输出？还是从一组串行线输出？
3. 设计平台？ASIC? FPGA?

PS:别说啥子有偿求助？没有任何意义？信元？那玩意儿谁缺？RMB？可能你都很缺，你能有偿个啥？问题讲的越清楚，需求描述得越明白，越可能得到心情好的坛友的帮助。