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查看: 2102|回复: 3

[求助] 新人请教一下testbench问题

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发表于 2020-5-14 00:57:23 | 显示全部楼层 |阅读模式
30资产
刚入行不久,碰到个问题是这样,比如说我用verilog写了testbench给顶层输入端口施加激励,在顶层中我调用了很多其他小模块,但是我在仿真过程中想要改变我调用的某个模块中的某个变量的值(比如是某个寄存器的值),应该如何操作?在网上看到的testbench示例都是只关注输入输出的,因此特来请教下各位。想用force语句,可不可以直接用层次实例名,比如说 force top.add.en=1这样?

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首先是可以用force的,如果你用的仿真工具是modelsim或者questasim的话,这个工具也可以提供这样的功能,就是在仿真过程中强制某个信号的值为你想要的值
发表于 2020-5-14 00:57:24 | 显示全部楼层
首先是可以用force的,如果你用的仿真工具是modelsim或者questasim的话,这个工具也可以提供这样的功能,就是在仿真过程中强制某个信号的值为你想要的值

点评

感谢解答 虽然昨天上午自己试出来了  发表于 2020-5-15 23:21
发表于 2020-5-14 08:15:52 | 显示全部楼层
一般 force 和 release 是成对出现的,force某个信号后 在一段时间后 再release
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