新人请教一下testbench问题

fangbbyl516 · 发表于 2020-5-14 00:57:23

刚入行不久，碰到个问题是这样，比如说我用verilog写了testbench给顶层输入端口施加激励，在顶层中我调用了很多其他小模块，但是我在仿真过程中想要改变我调用的某个模块中的某个变量的值（比如是某个寄存器的值），应该如何操作？在网上看到的testbench示例都是只关注输入输出的，因此特来请教下各位。想用force语句，可不可以直接用层次实例名，比如说 force top.add.en=1这样？

buzhou2006 · 发表于 2020-5-14 00:57:24

首先是可以用force的，如果你用的仿真工具是modelsim或者questasim的话，这个工具也可以提供这样的功能，就是在仿真过程中强制某个信号的值为你想要的值

buzhou2006 · 发表于 2020-5-14 08:15:52

一般 force 和 release 是成对出现的，force某个信号后在一段时间后再release

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