LVDS时钟问题

梁_小倩 · 发表于 2020-5-27 09:14:05

本帖最后由梁_小倩于 2020-5-27 22:55 编辑

FPGA有每个BANK有专门的时钟引脚MRCC和SRCC，之前画板子的时候没有注意这个问题，误把LVDS的输入时钟接到BANK的普通IO上面了，时钟频率为360Mhz，现在LVDS输入的数据是可以通过ILA测出来，但时钟不行，在内部将时钟分频之后也还是测不出来。我看网上有说用ODDR可以将PLL时钟输出到普通的IO，我这里能不能用IDDR把LVDS时钟输入到普通的IO呢？求大神解答。

梁_小倩 · 发表于 2020-8-26 17:05:18

没办法，只能换引脚

aegeus · 发表于 2020-5-27 09:14:06

时钟误接到普通IO上，也是可以用的，不影响function。
不过需要手动例化上全局时钟buffer，时钟只有上了全局时钟buffer，才能保证时钟fanout到所有的时序元件的skew。

但是如果你的接口，时钟和数据有同步关系。eg.source synchronous，这样会比较麻烦。因为时钟从普通IO到全局时钟buffer的内部走线延时取决于place & route的结果，会影响FPGA输入接口的timing。

下面是Xilinx 7 series时钟buffer的输入要求：

jasper0608 · 发表于 2020-5-28 07:54:36

只要延遲可以符合規格，我覺得是可以的

梁_小倩 · 发表于 2020-8-26 17:07:17

只能换引脚

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