在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
收藏本版 (87) |订阅

IC验证讨论 今日: 14 |主题: 6532|排名: 6 

[求助] HELP:什么情况下仿真会在“0”时刻停止?  ...2 oscillator_cn1 2013-3-15 176431 xidianstudent 2017-12-4 20:11
悬赏 [求助] 如何用systemverilog为有CPU读写寄存器的模块创建验证平台 - [悬赏 300 信元资产]  ...2 wrhwindboy 2013-9-10 1714587 wangzhanli12 2019-1-10 23:37
[求助] SV断言求助 attach_img  ...2 sofan 2014-1-13 1711924 新嘴小王安子 2020-11-24 13:46
[求助] 关于questasim中vcover merge的合并结果问题 attach_img  ...2 guolehaohao 2014-4-9 179730 zhangjunhbxf 2017-8-28 08:05
[原创] Trial Run INCISIVE SOCV Kit attach_img  ...2 niulinux 2014-7-24 176734 Desingman 2017-10-22 17:45
[求助] VCS后仿遇到Timing violation问题请教  ...2 raindroper 2015-5-20 179829 dyt99 2022-4-4 17:54
[原创] 个人工作的一些感悟 digest  ...2 不想起的猪 2016-9-20 176348 zzq285868299 2019-5-27 16:17
[讨论] 验证到每一种情况,不知天高地厚的人  ...2 zlyld 2017-9-7 174637 nativeda 2017-9-23 16:07
[讨论] systemverilog function task问题请教  ...2 uunn69 2018-8-6 176129 kshuang 2019-1-31 02:12
[统计] 验证环境需求  ...2 cofd0nut 2019-1-17 174858 xlteam2 2020-10-7 07:13
[求助] 求助论坛前辈,双非材料硕士背景存在转IC验证可能性吗 新人帖  ...2 言笑晏晏 2020-6-9 174111 PLUTO.L 2021-5-11 14:14
[原创] 记录一下关于uvm后门(uvm_hdl_read)使用时遇见的问题。 attach_img  ...2 gzy123456789 2020-10-20 1710440 echo1209 2023-7-14 17:07
[求助] 求助,vcs收集代码覆盖率fsm状态没有 attach_img  ...2 xiaoxiaoqi 2020-12-19 178282 xiaoxiaoqi 2022-9-23 15:49
[求助] vim 多窗口搜索  ...2 zhangdeshuai 2021-5-5 173234 zhangdeshuai 2021-5-20 11:10
[求助] reference modle输出数据只有前面一部分 新人帖 attach_img  ...2 jingfanchanshi 2021-11-17 173344 eaglezhang01 2021-11-18 21:05
[转贴] 地表最强gVim编写Verilog插件 attach_img  ...2 wang19871001 2021-12-3 177047 575542641 2022-12-15 11:06
[求助] 设置了仿真时间,但dunp的波形打开没有信号,时间非常短,是为什么 新人帖 attach_img  ...2 超超0508 2022-4-20 173377 超超0508 2022-4-22 14:34
[原创] 寻找一起进攻验证并互相帮助的朋友们  ...2 jessica_0518 2023-5-22 171832 大帅逼 2023-6-24 16:09
悬赏 [求助] 关于fork...join内使用了wait()的疑惑 - [已解决] attach_img  ...2 天蝎的尾巴i 2024-4-8 17511 yuanpin318 2024-4-8 19:36
systemverilog怎么做语法检查?  ...2 angelojiang 2008-5-12 168818 兵熊熊一窝 2020-4-16 09:30
请求:PSRR的测量电路图及测试方法!急呀!  ...2 lorif 2008-6-29 1611962 梦想天空123 2016-8-30 08:52
招聘-EDA软件支持工程师  ...2 liuzhichun 2008-8-28 165722 大漠尘侠 2009-5-17 20:39
请问IC设计就业怎么样  ...2 飞的更高8 2009-4-29 166195 jianweiji2012 2012-7-5 17:09
Real-Time.Embedded.Multithreading-Using.ThreadX.and.MIPS attachment  ...2 cacc 2009-9-21 165980 yuanpin318 2018-4-17 21:33
请问中测,成测是什么意思?  ...2 creese 2009-12-10 1614004 freud 2011-3-27 21:22
[转贴] 几种脚本的比较  ...2 deganleu 2009-12-21 167931 kudzus 2010-12-26 16:49
[原创] [求助]Modelsim6.5仿真问题  ...2 dft2009 2009-12-21 165943 thu_zgy 2013-12-27 15:43
[原创] VCS编译含`include"vmm.sv"文件的问题  ...2 systemverilog03 2010-3-13 168926 tomzhuo 2011-6-25 14:23
[求助] 做验证的疑问?  ...2 chxibin 2010-7-30 164748 lyq2966 2011-3-6 19:51
[求助] calibre 做DRC错误,求高手指点! attach_img  ...2 lzd 2010-8-4 168329 iselic1 2011-3-30 09:03
[求助] VCS 仿真时间  ...2 wl1314 2010-9-6 1610223 uiwjyb 2018-11-8 11:17
[求助] ncverilog怎样做code coverage的分析?  ...2 rop195 2010-9-27 169500 zhou4539 2014-12-13 16:49
[求助] system verilog编辑软件?  ...2 hawaii_e 2011-2-13 166344 forrest320 2011-3-27 14:53
[求助] 关于systemverilog的使用 attach_img  ...2 Dylanqi 2011-4-19 165899 shimuzhou 2014-12-5 11:03
[求助] assura--run--drc--- failed to build VDB  ...2 jazz 2011-7-1 1611479 dennisi123 2018-7-19 12:17
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-28 21:25 , Processed in 0.029261 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块