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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › systemverilog怎么做语法检查？
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楼主: angelojiang

systemverilog怎么做语法检查？

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chiphomer
发表于 2011-11-17 15:12:28 | 显示全部楼层
fff  sa
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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gordonyjh
发表于 2011-11-18 17:52:59 | 显示全部楼层
我用VCS编译一下，看结果就知道了。如果简单的SV语法，用其他的语法检查工具或许尚可，但是SV中经常使用CLASS，这样仅仅做语法检查没有什么意义。
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lujin0808
发表于 2012-5-21 21:49:46 | 显示全部楼层
用vcs啊
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tjuyfb
发表于 2013-5-26 17:22:40 | 显示全部楼层
用编译器，例如vcs编译和运行一下就可以了。
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xiao8181
发表于 2014-3-7 14:58:39 | 显示全部楼层
回复 10# soelife

ok,tks
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asdGJD
发表于 2017-12-8 09:34:29 | 显示全部楼层
学习下
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兵熊熊一窝
发表于 2020-4-16 09:30:52 | 显示全部楼层
謝謝
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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