SV断言求助

xiaojigao

回复 10# sofan


    的确没理解你的意思。。。。。
    就这么说吧：你觉得这个断言哪个地方不满足你的要求了？是有什么情况下无法查出错误来吗？反正我觉得它实现了你要的功能，即：“当en_1为高时，data保持不变。”

sofan

dat_clk1数据变化的时候,标识错误，之后的时钟周期有断言正确，我想有没有一种方法只在使能信号高电平结束的 ...

回复 11# xiaojigao

如图，图示所示的在使能信号高点平时，进行了错误判断，但是随后的时钟周期就会判断正确。而我想做到在高电平期间只判断一次，或者是在使能信号高电平期间一次判断错误后就不在进行判断。

xiaojigao

回复 12# sofan

你是觉得这样影响仿真性能还是怎么的？我倒是想到一个笨办法满足你的要求：
在每个en_1的上升沿的时候$asserton；在每次assertion failed的时候$assertkill。

Ameteur

2楼正解

bright1224

楼主可以考虑一下组合逻辑断言

rzf175815852

我的做法是
@(posedge clk)  en_1 && $past(en_1) |-> $stable(data);
应该可以解决使能信号和数据开始就同时变化的场景，但assertion大多是基于时钟的，1个cycle中间数据有小跳变应该难check出来吧，本人小白~

Freaco

你这个$ROSE是什么意思你知道吗？ROSE函数判断的是信号表达式的最低位变成1时为真，你既然说了en_1为高电平，就证明了，en_1从低电平跳变到高电平的事件只有一次，所以你这个先行算子最多执行一次，你直接把$rose(en_1)改写为en_1,试一试

新嘴小王安子

-abvevalnochange sv的优化选项