求助，vcs收集代码覆盖率fsm状态没有

Pwny · 发表于 2022-6-19 23:48:23

遇到了同样的问题，求助

alexaixuexi · 发表于 2022-8-16 10:48:52

同样问题加一，求助，隔壁链接，也是同样问题，按照里面的教学做过，还是有问题，vcs dve 多个代码覆盖率合并出现的warning问题 https://bbs.eetop.cn/thread-887920-1-1.html
(出处: EETOP 创芯网论坛 (原名：电子顶级开发网))

seabeam · 发表于 2022-8-22 23:42:08

Pwny 发表于 2022-6-19 23:48
遇到了同样的问题，求助

有很多原因，可能是使用exclude file把DUT的某个子模块干掉了，更可能的是URG认为你的环境里压根没有FSM, 哪怕你调VERDI看原理图有状态机。

举个例子，写一个两段式或者三段式状态机，只有俩状态，你会发现报这个warning; 然后你把状态增加到三种，这个warning就没了。

还是有限检查一下自己的design吧