在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[招聘] [广告]想赚点**收入在北京FPGA工程师请看: zj635315280 2016-11-17 02208 zj635315280 2016-11-17 09:49
[求助] 如何生成连续的K28.7码型 3008202060 2016-11-17 12222 3008202060 2016-11-17 09:40
[求助] 100M光实现的问题 3008202060 2016-9-23 42078 3008202060 2016-11-17 09:05
[讨论] 关于数字下变频的一个问题。 qiurijian 2016-11-15 53183 qiurijian 2016-11-16 21:36
[求助] 使用xilinx v5 gtp 实现的sata phy与sata pm通信的问题  ...23 ino1988 2013-12-9 229902 jxlannie 2016-11-16 15:43
[求助] Vivado中的non-project模式是什么呢? minj 2016-11-8 63096 minj 2016-11-16 14:20
[求助] 求助,关于用硬件保护软件安全的问题 komatsu001 2016-11-14 22384 komatsu001 2016-11-16 10:33
[讨论] 基于RAM的FIFO与真实的FIFO在输出时有什么区别? jiangdonghai 2016-11-16 01997 jiangdonghai 2016-11-16 10:12
[求助] 请问这个程序有什么问题呢 - [悬赏 20 信元资产] GreatGBL 2016-11-15 42632 GreatGBL 2016-11-16 00:42
[求助] 为什么quartusII 13.1的DSPbuilder与MATLAB2012b的simulink关联不上 yuanmingfeng 2016-11-15 02129 yuanmingfeng 2016-11-15 21:59
[求助] PCIE硬核,Altera的 hexuezu 2012-5-8 84462 荒漠小草 2016-11-15 21:01
[求助] 求教:在Spartan6中使用差分时钟输出 zhsh94 2016-3-7 44582 courageheart 2016-11-15 19:07
[求助] 求助(基于fpga的iic控制器设计) - [已解决] 懊恼的FPGA 2016-11-15 52619 平儿 2016-11-15 16:48
[求助] Quartus里的RAM clock 问题  ...2 飞的更高8 2010-12-7 105702 zpw546 2016-11-15 16:46
[求助] 真双口RAM仿真同时读写时,Memory Collision Error读不出内容 wuhuio 2016-11-8 44067 wuhuio 2016-11-15 13:06
[求助] DDR3的MIG(xilinx)无法自动初始化和校准 daneast 2016-11-12 13541 daneast 2016-11-15 11:34
[求助] 求助一个verilog语法问题  ...2 z312379500 2016-10-27 194604 ljjwwy 2016-11-15 10:51
[求助] 紧急求助!!(原本用cycloneii开发板做的程序换成cyclone iii来做的时候系统错误) 懊恼的FPGA 2016-11-14 12522 ljjwwy 2016-11-15 10:19
[求助] Virtex-5系列FPGA对时钟的要求 pmx152026862 2016-11-15 02012 pmx152026862 2016-11-15 09:32
[求助] 新手学习verilog的两个问题  ...2 GreatGBL 2016-11-11 104175 GreatGBL 2016-11-15 02:20
[求助] fpga新手入门,请教大神帮帮忙  ...2 New_State 2016-11-8 104063 yirujiwang 2016-11-14 17:36
[求助] the clock of DDR3 has multiple driver(s) 汉白雪玉 2016-11-13 12519 汉白雪玉 2016-11-14 17:13
[原创] XST和synplify综合出的结果完全不一致  ...2 zhangxptt 2016-11-10 105123 sme-ic 2016-11-13 20:42
[活动] 【zynq征文】u-boot image生成 精华1 huxiaokai2005 2013-2-18 410843 bjxydedu118 2016-11-13 11:29
[求助] STM32怎么读取FPGA的输出数据 渐近的线 2016-11-7 12362 北京小黑 2016-11-12 12:39
[请教]Verilog RTL级与行为级描述有何区别?  ...23456..8 fcc124 2005-11-9 7336912 北京小黑 2016-11-12 12:23
[求助] 有一个c语言算法怎么build成一个windows 下可执行的exe? hongfeng575 2016-11-11 12058 hongfeng575 2016-11-12 10:40
[求助] Xlinix FPGA时钟使用的问题 wsz561208 2015-10-22 22570 shaohaijun 2016-11-11 21:41
[求助] 已有图像处理的matlab算法,怎么来用这种算法在FPGA上来实现视频处理 Azure39 2016-11-10 32175 冲出藩篱 2016-11-11 19:23
[求助] 关于ddr3 mig仿真用户控制接口时序的疑问 daneast 2016-11-11 01756 daneast 2016-11-11 17:37
[求助] 时序仿真频率一高就出错,但是程序上板子就正常工作,请大神指教这是怎么回事?  ...2 钢铁孙 2016-10-27 146234 钢铁孙 2016-11-11 16:32
[求助] STA后report_timing的报告分析 hxfwdzx 2010-11-2 87124 黑色快乐 2016-11-11 16:03
[资料] 设计练习实例 wsz561208 2015-11-3 12447 liguchu 2016-11-11 12:39
[求助] 现在感觉chipscope对设计本身有影响,怎么解决呢?求前辈。。 fkl523 2016-10-10 94861 1292569609 2016-11-10 21:42
[求助] 基于roach2数字频谱仪的开发 静陌如玉 2016-11-10 01411 静陌如玉 2016-11-10 15:47
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-10 18:09 , Processed in 0.053582 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块