verilog分频问题求助！

15194119481 · 发表于 2016-12-28 13:17:10

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x

always @(posedge clk)
begin
if(cnt1<9999)
begin
   f1khz <= 1'b0;
   cnt1 = cnt1 + 1;
end
else
begin
   f1khz <= 1'b1;
   cnt1 = 0;
end
end

这是个10000分频对吧？我这个分出来占空比不一样！求助为何会这样？！

huster · 发表于 2016-12-28 13:24:24

这个。。。。。一眼就应该看出来问题了，f1khz=1的时候计数器不累加？？？

wupan318 · 发表于 2016-12-28 14:14:18

你这问题很明显啊，就cnt = 10000的时候时钟为1，其它时候都为0，

15194119481 · 发表于 2016-12-28 14:29:35

谢谢各位！课设做的头疼！

15194119481 · 发表于 2016-12-28 14:33:08

回复 3# wupan318
thx！

15194119481 · 发表于 2016-12-28 14:34:32

回复 2# huster

thx！

chenlangwy4 · 发表于 2016-12-30 13:46:00

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