在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: jian1712

[讨论] 开版第二贴 大家讨论一下GGNMOS和GCNMOS的差别和优缺点

[复制链接]
发表于 2013-1-12 23:54:07 | 显示全部楼层
回复 9# sunjimmy

赞!台湾的IC积淀的东西比大陆强多了,看了很多paper都是台湾的。
发表于 2013-11-6 20:18:01 | 显示全部楼层
回复 1# jian1712

我有三个问题请教:1、GCNMOS为什么可以使得ESD放电管更加均匀地导通?
2、GCNMOS能否降低snapback的阈值?
3、GCNMOS中RC时间常数该如何选取?10ns~1us?
谢谢!
发表于 2013-11-6 20:46:51 | 显示全部楼层
回复 9# sunjimmy


   
本帖最后由 sunjimmy 于 2012-12-14 01:20 编辑


GCNMOS 是用來改善 GGNMOS 無法 uniform turn-on 的缺點.
透過 Cgd 的 coupling 使的 GCNMOS 的gate電壓稍為提高, 可以降低 snapback trigger 電壓,
使更多的nmos finger 有機會 uniform turn-on, 進入snapback region,啟動 nmos 下寄生的 lateral BJT.排掉ESD電流.
两点疑问:一、snapback trigger电压不是有drian端雪崩击穿电压决定吗?为什么在提高了gate的电压会降低snapback trigger电压?能详细说说原理么?或者有资料推荐学习么?
二、为什么
提高了gate的电压会使得导通性更加一致?是因为snapback trigger电压降低了吗?如果是的话,那这个时间hold电压是保持不变么?

要付出的代價是, 在進入snapback region前, 有部份的ESD current會走 NMOS gate下的surface channel,
在寄生的 lateral BJT 啟動前,  NMOS的 surface channel 必需先頂住,不可以被燒毀.

电路设计上如何保证这点呢?是通过设计合理的RC时间常数来保证么?如果是的话,有相关的经验分享么?问了好多,谢谢!

发表于 2013-11-7 16:37:47 | 显示全部楼层
从网上找了一篇论文 1996-Capacitor-couple ESD protection circuit for deep-submicron low-voltage CMOS ASIC.pdf (1.65 MB, 下载次数: 1118 ) ;论文有介绍了GCNMOS的设计目的,设计方法,测试数据,可供参考。
发表于 2013-12-21 18:22:26 | 显示全部楼层
没错,GC的优点就是减小Vt1,使Vt2>Vt1,fingers能够均匀导通,充分发挥出多指的能力。而这就是GG的弱点。
发表于 2014-1-23 21:29:39 | 显示全部楼层
回复 17# stone_bird

GCNMOS 是用來改善 GGNMOS 無法 uniform turn-on 的缺點.
透過 Cgd 的 coupling 使的 GCNMOS 的gate電壓稍為提高, 可以降低 snapback trigger 電壓,
使更多的nmos finger 有機會 uniform turn-on, 進入snapback region,啟動 nmos 下寄生的 lateral BJT.排掉ESD電流.
两点疑问:一、snapback trigger电压不是有drian端雪崩击穿电压决定吗?为什么在提高了gate的电压会降低snapback trigger电压?能详细说说原理么?或者有资料推荐学习么?
二、为什么
提高了gate的电压会使得导通性更加一致?是因为snapback trigger电压降低了吗?如果是的话,那这个时间hold电压是保持不变么?

要付出的代價是, 在進入snapback region前, 有部份的ESD current會走 NMOS gate下的surface channel,
在寄生的 lateral BJT 啟動前,  NMOS的 surface channel 必需先頂住,不可以被燒毀.

电路设计上如何保证这点呢?是通过设计合理的RC时间常数来保证么?如果是的话,有相关的经验分享么?问了好多,谢谢!
    这几个问题我个人的理解是:
1. CGNMOS使sanpback trigger电压降低,原因是gate电压上升之后因为表明会流过较大电流,这样nmos的bulk/soure PN结会在大电流下达到正向导通压降,触发snapback。
2. gate电压提高,即使不同的finger之间有差异(连线电阻、vth不同等原因),但只要提高的这个gate电压达到了某根finger的vth,那这根finger就会turn-on,gate电压越高能够导通的finger就越多。
3. 这个问题不是很清楚,目前我们使用gcnmos都是按照fundary的esd guidline来做的,一般他们都会推荐一个阻值来和一定尺寸的NMOS搭配。
发表于 2014-1-29 09:59:15 | 显示全部楼层
Untitled.png
发表于 2014-1-29 10:09:28 | 显示全部楼层
回复 17# stone_bird
可以参看上图
1.在GGMOS 情况下寄生BJT的的导通是由雪崩击穿电流提供,在GCMOS情况下,MOS导通电流可以提供,降低了snapback的Vt 电压,
2,均匀导通可以参考上图,在GGMOS下Vt1>vt2,部分finger导通后,其他的finger就无法导通
GCMOS降低了VT1,是的VT1<VT2,这样就可以是的所以的器件都导通,电流更加均匀
有空可以参考下ESD in Silicon Integrated Circuits 2nd Edition,有详细的介绍
发表于 2014-2-26 13:31:49 | 显示全部楼层
本帖最后由 analogmind 于 2014-2-26 13:41 编辑



会不会是gate bias 太高了导致IEC stress failure? 看到failure的现象是什么?
发表于 2014-10-1 02:23:31 | 显示全部楼层
如果是使用寄生电容 只是接一个电阻的那种  就还是利用击穿的,如果是正儿八经RC的,那就是要利用mos导通的,不是击穿的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 01:30 , Processed in 0.028851 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表