求助，dc下同步时钟综合问题[已解决]

estyzq

某一设计，有输入的主时钟clk和分频后得到的clk4

考虑如果设计中存在某个信号sig，其信号波形如下，

波形图

这个sig信号时由clk时钟计数得到的，将会输送给clk4，用来在完成clk4下的某个逻辑，比如，
always @ (posedge clk4 or negedge rst) begin
if (sig) ....
end

在dc的约束中，已经有如下的约束：

create_clock clk
create_generated_clock clk4 -div 4
set_false_path -from clk to clk4
set_false_path -from clk4 to clk

请问，为了满足设计中的这种情况，需要对约束文件添加哪些东西？不考虑门控时钟等!

supercainiao

回复 1# estyzq


   去掉false path，clk和clk4 generated会当成同步时钟关系处理的，而且这两个时钟域之间有数据交换（sig），不能随便false path   具体情况有必要再加multicycle就是了

bluray2005

回复  estyzq


   去掉false path，clk和clk4 generated会当成同步时钟关系处理的，而且这两个时钟域之 ...
supercainiao 发表于 2012-3-10 22:22

                               
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    是的，这种情况需去掉false path between clk and clk_div4

estyzq

回复 2# supercainiao


   你好，set_false_path不是说对分频时钟使用的话，算是一个紧约束吗？是不是说，如果时钟时间没有信号关系，就可以set_false_path了？

supercainiao

回复 4# estyzq


   用false path那对这两个时钟的关系就是没关系了，怎么会是很紧呢   没有跨时钟域逻辑的两个时钟或者设计上确定是异步时钟不需关注时钟关系的可以设false path