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楼主: 空白MAX

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis

发表于 2021-1-30 07:13:50 | 显示全部楼层

参考一下

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发表于 2021-1-30 08:25:24 | 显示全部楼层

这个非常好

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发表于 2021-2-1 22:06:07 | 显示全部楼层

论坛›IC 设计及制造（半导体、微电子）›FPGA|ASIC|IC前端设计论坛›FPGA/ASIC资料共享›RTL Modeling with SystemVerilo ...›参与/回复主题

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发表于 2021-2-3 11:03:33 | 显示全部楼层

学习学习，谢谢

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发表于 2021-2-4 20:09:09 | 显示全部楼层

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发表于 2021-3-7 10:17:30 | 显示全部楼层

good book

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发表于 2021-3-7 11:11:01 | 显示全部楼层

thanks

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发表于 2021-3-8 16:55:40 | 显示全部楼层

非常好的书籍

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发表于 2021-3-8 21:07:39 | 显示全部楼层

RE: RTL Modeling with SystemVerilog for Simulation and Synthesis [[url=]修改[/url]]

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发表于 2021-3-9 03:10:35 | 显示全部楼层

感谢分享

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