在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 43583|回复: 340

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis

[复制链接]
发表于 2020-11-27 19:13:05 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
pdf

游客 ,如果您要查看本帖隐藏内容请回复

发表于 2020-11-27 21:29:41 | 显示全部楼层
看一下
发表于 2020-11-27 21:46:23 | 显示全部楼层
thanks
发表于 2020-11-27 22:06:29 | 显示全部楼层
感谢分享   
发表于 2020-11-27 22:21:58 | 显示全部楼层
thanks
发表于 2020-11-28 00:19:58 | 显示全部楼层

感谢分享  
发表于 2020-11-28 00:20:54 | 显示全部楼层
啊哦,你所访问的页面不存在了。
发表于 2020-11-28 00:25:47 | 显示全部楼层
感谢楼主分享
发表于 2020-11-28 04:35:05 | 显示全部楼层
thx!!!!!
发表于 2020-11-28 07:51:11 | 显示全部楼层
先看看zais
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-22 21:44 , Processed in 0.040924 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表