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楼主: 空白MAX

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis

发表于 2020-12-6 17:24:39 | 显示全部楼层

thanks

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发表于 2020-12-7 13:47:09 | 显示全部楼层

Thanks 。。。

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发表于 2020-12-7 14:43:14 | 显示全部楼层

学习，学习新知识。看看有啥能借鉴的。

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发表于 2020-12-7 14:45:09 | 显示全部楼层

thanks

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发表于 2020-12-7 14:57:29 | 显示全部楼层

many thanks

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发表于 2020-12-7 15:13:34 | 显示全部楼层

thanks for sharing

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发表于 2020-12-7 15:32:44 | 显示全部楼层

感谢分享。

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发表于 2020-12-7 16:58:01 来自手机 | 显示全部楼层

谢谢分享

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发表于 2020-12-7 20:24:11 | 显示全部楼层

test g

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发表于 2020-12-8 09:13:05 | 显示全部楼层

感谢楼主分享

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