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楼主: 空白MAX

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis

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lgen7604
发表于 2020-12-12 20:36:53 | 显示全部楼层
kan kan
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beifengwx1101
发表于 2020-12-13 11:08:45 | 显示全部楼层
感谢分享
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xiaoruicheng
发表于 2020-12-13 13:31:47 | 显示全部楼层
:lol:lol看不到呢
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登峰缚龙
发表于 2020-12-13 18:01:23 | 显示全部楼层
学习一下，谢谢。
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chengweiquan
发表于 2020-12-13 20:24:45 | 显示全部楼层
thanks for you!
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kaka5358
发表于 2020-12-14 10:53:07 | 显示全部楼层
谢谢楼主分享
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AlexKe
发表于 2020-12-14 11:43:49 | 显示全部楼层
谢谢分享
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usb_geek
发表于 2020-12-14 11:44:09 | 显示全部楼层
是书还是paper?
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mildstone
发表于 2020-12-14 13:40:34 | 显示全部楼层
看一下
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wufeng233
发表于 2020-12-14 14:45:59 | 显示全部楼层
感谢分享
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