帮我看看测试模块

greycat

[这个贴子最后由greycat在 2003/09/03 03:18pm 第 4 次编辑]

`timescale 1ns/100ps
`define  clk_cycle 50
module    clk_Top;
reg  reset,clk;
wire clk_out;

always # `clk_cycle clk= ~clk;
   initial
begin
    clk=0;
    reset=1;
#100 reset=0;
#100 reset=1;
#1000 $stop;
end
half_clk half_clk(.reset(reset),.clk_in(clk),.clk_out(clk_out));
endmodule

  module    half_clk(reset,clk_in,clk_out);
   input clk_in,reset;
   output clk_out;
   reg clk_out;
always @ (posedge clk_in)
begin
    if (!reset)   clk_out= 0;
    else clk_out=~clk_out;
  end
endmodule
大家看看有什么错误，给我列列。
错误显示：illegal left-hand side in Procedural Assignment.
先谢谢了，我刚学，不懂的很多。

sdenf

else clk_out=#100 ~clk_out;
是什么意思
哈哈，你也是和我一样，好象看的书也差不多

greycat

我改了，接着看。

sdenf

regreset,clk_in;
half_clk half_clk(.rest(rest),.clk_in(clk_in),.clk_out(clk_out));
引用模型实例能不能用原来的名字呢，我看书上从没有这样用过
我也是新手加菜鸟！！

greycat

大家帮帮忙，我弄了一下午了

bravelu

always # `clk_cycle clk_out= ~clk_out;
这句应该是clk_in=~clk_in吧?

greycat

我改了，
在测试模块里。输入是clk;刚才这个地方是我弄错了。
但是还出现那句错误：错误显示：illegal left-hand side in Procedural Assignment.

bravelu

哦，知道了，你的clk要定义成reg。
always # `clk_cycle clk= ~clk; 也是块语句啊。

palladium

别人写的就是reg型

bravelu

不好意思，是我看错了还是又编辑过了？这么一来这个程序应该对了啊，真的有问题么？
illegal left-hand side in Procedural Assignment.
这种报错一般都是reg或wire类型错误。