如何用VHDL或verilog HDL实现时钟的2倍频？

cdsmakc · 发表于 2010-3-20 19:33:36

个人认为锁相环本身是不具有高频时钟合成的功能的，我们可以用FPGA的锁相环来实现高频时钟合成是因为这个锁相环里附带了VCO啊。纯语言可能实现异或鉴相器或者鉴频鉴相器，但是肯定需要外部高频时钟通过鉴相器来对其的。不论是半数字锁相环还是纯数字锁相环应该都需要的。

logilas · 发表于 2010-3-30 00:59:51

各位，我现在倒是产生了一个两倍频的时钟，只能保证时钟周期为参考时钟的2倍，但是占空比只有在参考频率为某些特定值时才为50％，其他情况约为50％。不知这样的时钟可不可用?
shadow 发表于 2003-8-11 22:22

登录/注册后可看大图

这个效果不太好吧

lulugui · 发表于 2010-3-30 07:14:49

老师说纯语言是不能产生倍频的，需要要送锁相环

小焊盘 · 发表于 2010-6-10 15:04:57

纯用逻辑语言得到2倍频，这样的时钟应该不太稳定，时钟的稳定性太重要了！

andyjoan · 发表于 2010-6-10 18:43:54

自己搞，还不如直接用锁相环了

tdyizhen1314 · 发表于 2010-6-10 19:18:42

你好！
能把实现二倍频的资料发我一份么？
我的QQ邮箱是495567585@qq.com
你的QQ是多少呀？或者咱们可以探讨一下
7# shadow

xinwenjygo · 发表于 2010-6-12 14:20:29

都是高手啊

gongchengshi27 · 发表于 2010-6-12 20:54:18

一般直接用锁相环

zhoujie9220 · 发表于 2010-8-13 16:44:49

纯语言也可以实现2倍频，你可以自己设计一个锁相环。我这里有dpll的设计原理，我也正在用VHDL来实现它，有兴趣一起讨论一下。

chijiuziyou · 发表于 2010-8-13 17:47:41

用锁相环实现过，没自己编过。。。

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