如何用VHDL或verilog HDL实现时钟的2倍频？

lovencm · 发表于 2014-7-19 21:39:40

一般都是用IP核来实现的，XILINX中DCM，ALTERA用PLL

sasso · 发表于 2014-7-21 12:27:36

回复 1# xzffff

I think you can not do that.. Use DCMs in Xilinx..

jerboawang · 发表于 2014-7-22 16:11:05

还是用PLL或DLL来实现吧，用逻辑实现的时钟没法保证skew和jitter。

普罗旺斯 · 发表于 2014-9-15 09:56:37

回复 7# shadow

就一幅时钟图？你呀忽悠谁呢

625963851 · 发表于 2014-12-25 20:19:42

非常感谢

625963851 · 发表于 2014-12-25 20:30:37

不知道纯语言实现的倍频能不能用

robinyeung · 发表于 2015-10-15 19:01:39

刚好要搞倍频

1027199631 · 发表于 2015-10-29 09:49:07

回复 7# shadow

有没有程序啊？现在我也在弄这个，谢谢了

leime525 · 发表于 2016-6-10 09:37:48

好羊的

wangalt · 发表于 2016-6-22 11:18:32

回复 7# shadow
看看

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