如何用VHDL或verilog HDL实现时钟的2倍频？

xuehu54321 · 发表于 2010-9-28 15:30:51

这个貌似还真的很难

IP99 · 发表于 2010-12-25 16:23:43

怎么只有一个图，没有代码？真是扫兴。

yishuiliunian · 发表于 2010-12-26 14:00:35

可以通过延时来实现，但是占空比控制不了

startlin · 发表于 2011-2-10 16:10:22

倍頻應該不太容易做到吧！

higoogle · 发表于 2011-3-17 19:15:44

可以两倍频的，只要很短的代码就可以实现的
但是需要用到不让编译掉延时部分的代码语句

mydownload520 · 发表于 2011-4-28 23:22:27

不知这样的时钟可不可用

mydownload520 · 发表于 2011-4-28 23:32:26

锁相环加延时和异或门来实现

mydownload520 · 发表于 2011-4-28 23:34:32

我想一定要有一个更高频率的dpll

787782240 · 发表于 2011-4-29 09:01:44

倍频倒没做过，我有空要看看了，试一试自己写

pigolo · 发表于 2011-9-23 20:46:35

想研究研究

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